Dispositivo de silicio que escala hasta el régimen sub-10 nm

Área de la Ciencia:

• Física y fabricación de dispositivos de semiconductores.
• Ciencia de materiales avanzados para la electrónica.
• La ingeniería a nanoescala de los circuitos integrados.

Sus antecedentes:

• La tecnología de semiconductores complementarios de óxido metálico (CMOS) se está acercando a límites de escala fundamental.
• El escalamiento convencional de las longitudes de la puerta del transistor por debajo de 10 nanómetros (nm) enfrenta desafíos significativos.
• Las longitudes actuales de puertas de chip son de aproximadamente 50 nm, con dispositivos futuros dirigidos a sub-10 nm.

Objetivo del estudio:

• Para discutir los desafíos que obstaculizan la escala de rendimiento continuo en dispositivos de silicio.
• Explorar estrategias alternativas para lograr longitudes de puerta por debajo de los 10 nm.
• Identificar soluciones para mantener y mejorar el rendimiento de los dispositivos a nanoescala.

Principales métodos:

• Revisión de las geometrías avanzadas de los dispositivos, incluidas las estructuras de canales ultradelgados.
• Análisis de diseños de puertas múltiples para mejorar el control de fugas.
• Investigación de la ingeniería de deformación y la orientación de los cristales para mejorar la movilidad de los portadores de carga.

Principales resultados:

• El escalamiento convencional por sí solo es insuficiente para los dispositivos de silicio sub-10 nm.
• Los canales ultrafinos y las puertas múltiples ofrecen soluciones para la pérdida y fugas capacitivas.
• La ingeniería de deformación y las variadas orientaciones de los cristales pueden aumentar la velocidad del dispositivo.

Conclusiones:

• Lograr el rendimiento del dispositivo de silicio sub-10 nm requiere soluciones innovadoras.
• Las nuevas arquitecturas de dispositivos y materiales son fundamentales para los futuros avances en semiconductores.
• La investigación continua en ingeniería a nanoescala es vital para la electrónica de próxima generación.