Integración monolítica tridimensional nivel por nivel mediante la laminación de van der Waals

Área de la Ciencia:

• Ciencias de los materiales
• Ingeniería eléctrica
• Nanotecnología

Sus antecedentes:

• Los semiconductores bidimensionales (2D) ofrecen propiedades únicas para la integración tridimensional monolítica (M3D).
• Los procesos microelectrónicos convencionales de alta energía limitan la integración M3D de materiales 2D debido a su delgadez.
• Los métodos existentes se enfrentan a desafíos en la integración de múltiples niveles de circuitos 2D sin daños térmicos.

Objetivo del estudio:

• Desarrollar un enfoque de baja temperatura para la integración M3D de circuitos basados en semiconductores 2D.
• Superar las limitaciones del presupuesto térmico en la fabricación de sistemas integrados M3D de varios niveles.
• Demostrar la viabilidad de la laminación de van der Waals (vdW) para apilar niveles de circuitos prefabricados.

Principales métodos:

• Utilizó la laminación de van der Waals (vdW) para integrar niveles completos de circuitos prefabricados.
• Temperatura de procesamiento controlada a una baja de 120°C para proteger los materiales 2D delicados.
• Se repitió el proceso de laminación vdW para lograr el apilamiento vertical de múltiples niveles de circuito.

Principales resultados:

• Fabricado con éxito un sistema integrado M3D con 10 niveles de circuito en la dirección vertical.
• Se ha demostrado que el rendimiento del transistor 2D inferior no se ve afectado por el proceso de laminación.
• Logía funcional y estructuras heterogéneas mediante la creación de vías entre niveles de vdW.

Conclusiones:

• El método de laminación vdW proporciona una ruta viable a baja temperatura para la integración M3D de circuitos semiconductores 2D.
• Este enfoque permite la fabricación de circuitos M3D con un mayor número de niveles apilados verticalmente.
• La técnica supera las limitaciones térmicas, allanando el camino para los sistemas electrónicos avanzados M3D.