Poda de memoria resistiva aleatoria para optimizar la IA analógica

Área de la Ciencia:

• Inteligencia Artificial
• Ingeniería Informática
• Ciencia de Materiales

Sus antecedentes:

• El crecimiento de los modelos de IA aumenta las demandas de energía, lo que impulsa la investigación en computación eficiente.
• La computación analógica en memoria con memoria resistiva presenta una solución de ahorro de energía, pero enfrenta desafíos de programación y de dispositivos.

Objetivo del estudio:

• Desarrollar un codiseño de software y hardware para entrenar redes neuronales de memoria resistiva.
• Abordar los desafíos de programación y las no idealidades del dispositivo en la computación analógica en memoria.
• Mejorar la eficiencia energética y la precisión en el hardware de IA.

Principales métodos:

• Proponer un enfoque de codiseño de software y hardware para entrenar redes neuronales de memoria resistiva con pesos aleatorios.
• Utilizar la optimización de la topología de poda de bordes para adaptar la arquitectura de la red.
• Aprovechar la estocasticidad de la electroformación de la memoria resistiva para la generación de pesos aleatorios.
• Implementar el codiseño en un chip de memoria resistiva de 40 nm.

Principales resultados:

• Se lograron mejoras de precisión del 17,3 % (Fashion-MNIST) y del 19,9 % (Spoken Digit).
• Se obtuvo una mejora del 9,8 % en el AUC de precisión-recuperación en DRIVE.
• Se redujo el consumo de energía hasta en un 99,7 % en todas las tareas.
• Se demostró la aplicabilidad en tipos de memoria analógica y la escalabilidad a modelos complejos como ResNet-50.

Conclusiones:

• El codiseño de software y hardware propuesto entrena eficazmente redes neuronales de memoria resistiva de bajo consumo.
• Este enfoque mejora la robustez a las variaciones del dispositivo y reduce la sobrecarga de programación.
• El método muestra un potencial significativo para avanzar en el hardware de IA de baja potencia y la computación analógica.