Un sistema en chip (SoC) de interfaz neuronal híbrido de 1024 canales con pinza de voltaje/corriente y adquisición...

Área de la Ciencia:

• Neurociencia
• Ingeniería Eléctrica
• Ciencia de Materiales

Sus antecedentes:

• La grabación y estimulación multimodales de alto rendimiento son cruciales para la neurociencia.
• La compresión de datos en el chip es esencial para reducir el volumen de datos en las interfaces neuronales.
• Las interfaces neuronales existentes enfrentan desafíos para equilibrar el área, la eficiencia energética y el rendimiento del ruido.

Objetivo del estudio:

• Desarrollar un sistema en chip de interfaz neuronal (NISoC) con un alto número de canales y eficiencia.
• Permitir la grabación y estimulación eléctrica simultánea de alta resolución.
• Integrar la adquisición y compresión de datos en el chip para reducir el volumen de datos.

Principales métodos:

• Fabricación de un NISoC de 1024 canales utilizando tecnología CMOS de 65 nm.
• Integración de un conjunto de electrodos de 32x32 con front-ends analógicos que admiten pinzas de voltaje y corriente.
• Implementación de 32 ADC SAR incrementales dinámicos para la adquisición de datos en el chip.

Principales resultados:

• Logró una eficiencia récord de ruido-energía con un consumo de energía de 0.81 µW/canal y un ruido de voltaje referido a la entrada de 8.8 µVrms.
• Demostró adquisición de datos de alto rendimiento a 25 Msps con 11 bits efectivos de número (ENOB).
• Logró una eficiencia energética de 2 fJ/nivel para la adquisición de datos.

Conclusiones:

• El NISoC desarrollado ofrece un avance significativo en la tecnología de interfaces neuronales para la investigación en neurociencia.
• El sistema proporciona electrofisiología de alta resolución y alto rendimiento con una eficiencia de ruido-energía excepcional.
• La detección de picos integrada en los ADC allana el camino para la futura compresión de datos neuronales en el chip.