3D integrado fotónico-electrónico co-diseñado 4 × 160 Gb / s receptor fotónico de alta densidad de silicio de baja...

Área de la Ciencia:

• Fotónica y optoelectrónica.
• Diseño de circuito integrado diseño de circuito integrado.
• Sistemas de comunicaciones de alta velocidad.

Sus antecedentes:

• Las interconexiones ópticas son cruciales para la computación moderna, ya que exigen mayores velocidades de datos y eficiencia energética.
• Los receptores fotónicos de silicio existentes se enfrentan a limitaciones en ancho de banda, sensibilidad y densidad de integración.
• Los avances en la tecnología del resonador de microrrido (MRR, por sus siglas en inglés) y el co-diseño fotónico-electrónico ofrecen posibles soluciones.

Objetivo del estudio:

• Desarrollar y demostrar un receptor fotónico de silicio integrado en 3D con rendimiento mejorado.
• Para aprovechar el filtrado MRR y el conjunto flip-chip chip-on-board (CoB) para una mejor integración.
• Para evaluar la velocidad de datos del receptor, la sensibilidad, el ancho de banda y la eficiencia energética.

Principales métodos:

• Utilizó una arquitectura fotónica de silicio integrada en 3D con filtros MRR.
• Conjunto de flip-chip de chip incorporado (CoB) empleado para la integración del receptor.
• Pico y ecualización inductivos incorporados para la mejora del ancho de banda de óptico a eléctrico (O-E).
• Probado con una señalización de cuatro niveles de modulación de la amplitud de pulso (PAM-4) de 160 Gb/s.

Principales resultados:

• Logró una velocidad de datos agregada de 640 Gb/s a través de cuatro canales.
• MRRs demostradas con un ancho completo estrecho a la mitad del máximo (FWHM) de ~0.46 nm (~57.5 GHz).
• Alcanzó un ancho de banda O-E 3 dB de 43 GHz. alcanzó un ancho de banda O-E 3 dB de 43 GHz.
• Se obtuvieron sensibilidades del receptor de -2,25 dBm bajo el umbral KP4-FEC para 160 Gb/s PAM-4.
• Se logró una excelente eficiencia energética de 0,83 pJ/bit y una densidad de ancho de banda de 426,7 Gb/s/mm2.
• Experimentalmente se confirmó un diagrama de ojo limpio de 200 Gb/s, mostrando escalabilidad.

Conclusiones:

• El receptor fotónico de silicio integrado en 3D presentado demuestra un rendimiento de vanguardia.
• La arquitectura es altamente escalable para futuras entradas y salidas ópticas (I / O) en paquetes xPU e interconexiones entre chips.
• Existe el potencial para una mayor optimización para lograr 200 Gb/s por carril.