Módulo optimizado de procesamiento de datos tolerante a fallos para acelerador CNN de alta fiabilidad

Área de la Ciencia:

• Ingeniería Informática
• Arquitectura de Hardware
• Inteligencia Artificial

Sus antecedentes:

• Las redes neuronales convolucionales (CNN) son cruciales para la inferencia de imágenes.
• Las arquitecturas de matrices sistólicas ofrecen un alto rendimiento pero presentan desafíos de sobrecarga de hardware y fiabilidad.
• Los elementos de procesamiento (PE) existentes en estos sistemas presentan una compensación entre eficiencia y fiabilidad.

Objetivo del estudio:

• Proponer un nuevo módulo para los PE que mejore tanto la eficiencia como la fiabilidad.
• Reducir el consumo de energía y la huella de hardware en sistemas de matrices sistólicas.
• Minimizar la sobrecarga de pruebas y mejorar las capacidades de detección de fallos.

Principales métodos:

• Integración de patrones binarios locales y operaciones min-max dentro de los módulos PE.
• Reutilización de la arquitectura optimizada para una detección de fallos eficiente.
• Implementación de un mecanismo de derivación de PE con fallos para un funcionamiento robusto del sistema.

Principales resultados:

• Reducción del 29,03% en el área de hardware utilizando la biblioteca Nan Gate 45nm.
• Disminución del 13,72% en el consumo de energía dinámica en un dispositivo de lógica programable.
• Hasta un 33,57% de reducción de errores y más del 94% de cobertura de pruebas en experimentos de inyección de fallos.

Conclusiones:

• El módulo propuesto mejora significativamente la eficiencia y fiabilidad de los PE.
• Este enfoque ofrece una solución práctica a las compensaciones de sobrecarga de hardware y fiabilidad en las matrices sistólicas.
• El módulo mejora la aceleración de hardware de CNN con menor consumo de energía y área.