シリコンデバイスのスケーリングは10nm未満のレジムにスケーリングされます
Meikei Ieong1, Bruce Doris, Jakub Kedzierski
1IBM Semiconductor Research and Development Center, T. J. Watson Research Center, Yorktown Heights, NY 10598, USA. mkieong@us.ibm.com
Science (New York, N.Y.)
|December 18, 2004
まとめ
10ナノメートル未満の補完性金属酸化物半導体 (CMOS) デバイスの継続的なスケーリングには,従来のスケーリングを超えた新しいアプローチが必要です. 新しいデバイスの幾何学と材料は,将来のシリコン技術における性能の向上と電力管理に不可欠です.
科学分野:
- 半導体デバイスの物理と製造
- 電子機器のための高度な材料科学
- 集積回路のナノスケールエンジニアリング
背景:
- 補完的な金属酸化物半導体 (CMOS) 技術は,基本的なスケーリングの限界に近づいています.
- 10ナノメートル (nm) 以下のトランジスタゲート長さの従来のスケーリングは,重要な課題に直面しています.
- 現在のチップゲートの長さは約50nmで,将来のデバイスは10nm以下をターゲットとしています.
研究 の 目的:
- シリコンデバイスにおける継続的なパフォーマンススケーリングを妨げている課題について議論する.
- 10nm未満のゲート長さを達成するための代替戦略を探求する.
- ナノスケールでのデバイスのパフォーマンスを維持および改善するためのソリューションを特定します.
主な方法:
- 超薄チャンネル構造を含む高度なデバイス幾何学のレビュー.
- 漏れ制御の改善のための複数のゲートデザインの分析.
- 強化された電荷キャリアの移動性を目的としたストレンスエンジニアリングと結晶の方向性の調査.
主要な成果:
- 従来のスケーリングだけでは10nm未満のシリコンデバイスには不十分です.
- 超薄いチャネルと複数のゲートは,容量損失と漏れに対する解決策を提供します.
- ストレインエンジニアリングと様々な結晶の方向性は,デバイスの速度を高めることができます.
結論:
- 10nm未満のシリコンデバイスの性能を達成するには,革新的なソリューションが必要です.
- 新しいデバイスのアーキテクチャと素材は,将来の半導体開発に不可欠です.
- ナノスケール工学の継続的な研究は,次世代の電子機器にとって不可欠です.
