器件缩放到10nm以下的模式
Meikei Ieong1, Bruce Doris, Jakub Kedzierski
1IBM Semiconductor Research and Development Center, T. J. Watson Research Center, Yorktown Heights, NY 10598, USA. mkieong@us.ibm.com
Science (New York, N.Y.)
|December 18, 2004
概括
在10纳米以下的互补金属氧化物半导体 (CMOS) 设备的持续缩放需要超出传统缩放的新方法. 新的设备几何和材料对于提高未来技术的性能和管理功率至关重要.
科学领域:
- 半导体设备的物理和制造.
- 先进的材料科学用于电子产品.
- 集成电路的纳米级工程.
背景情况:
- 互补金属氧化物半导体 (CMOS) 技术正在接近基本的扩展极限.
- 传统的10纳米 (nm) 以下晶体管门长度的缩放面临重大挑战.
- 目前的芯片门长度大约为50纳米,未来的设备目标为10纳米以下.
研究的目的:
- 讨论阻碍设备持续性能扩展的挑战.
- 探索实现10 nm以下门长的替代策略.
- 找出解决方案,以维持和提高纳米尺度设备的性能.
主要方法:
- 复习先进的设备几何形状,包括超薄通道结构.
- 对多个门设计进行分析,以改善泄漏控制.
- 研究应变工程和晶体定向,以提高电荷载体的移动性.
主要成果:
- 对于10nm以下的设备来说,传统的缩放本身是不够的.
- 超薄通道和多个门为电容损失和泄漏提供了解决方案.
- 应变工程和各种晶体定向可以提高设备的速度.
结论:
- 为了达到10nm以下的设备性能,需要创新的解决方案.
- 新的设备架构和材料对于未来的半导体进步至关重要.
- 纳米级工程的持续研究对于下一代电子产品至关重要.
