在高速CMOS图像传感器中用于低功耗单斜坡模拟数字转换器的时间数字转换器
1School of Microelectronics, Tianjin University, 92 Weijin Road, Tianjin 300072, China.
Micromachines
|May 25, 2024
概括
本研究介绍了用于同步采样模拟到数字转换器 (SS ADC) 的新型时间到数字转换器 (TDC) 架构,以减少功耗. 新的设计将高速度CMOS图像传感器的计数功耗降低30%.
科学领域:
- 电气工程 电气工程
- 微电子学微电子学
- 传感器技术 传感器技术
背景情况:
- 高速应用需要在时间到数字转换器 (TDC) 中降低功耗.
- 在CMOS图像传感器中的传统TDC架构可以显示冗余计数,增加功耗.
- 高效的信号处理对于先进的成像系统至关重要.
研究的目的:
- 为SS ADC提出一种新的TDC架构,以最大限度地降低功耗.
- 通过优化启动和停止信号调整来减少TDC中的冗余计数.
- 通过功率优化的TDC设计,提高CMOS图像传感器的效率.
主要方法:
- 开发了一个新的TDC架构,集成到SS ADC中.
- 对TDC的启动和停止信号进行了调整,以删除相同的像素信号段.
- 在设计和仿真中使用了110nm的CMOS工艺.
主要成果:
- 设计的5位TDC实现了4.72位的有效位数 (ENOB).
- 价值指标 (FOM) 范围从104.7到162.3 fJ/step.
- 测量功耗在60微瓦到93微瓦之间,与传统方法相比减少了30%.
结论:
- 拟议的TDC架构有效地降低了高速应用中的功耗.
- 这种架构的要求是同时读取两个像素行.
- 该设计为CMOS图像传感器的功率效率提供了显著的改进.
