对于现场可编程门数组的低资源时间到数字转换器:一篇评论
1IFIC-Instituto de Física Corpuscular, CSIC-Universitat de València, c/Catedrático José Beltrán, 2, 46980 Paterna, Spain.
Sensors (Basel, Switzerland)
|September 14, 2024
概括
本综述探讨了在现场可编程门数组 (FPGA) 上创建高效的时间到数字转换器 (TDC) 的方法. 它强调了提高性能的技术,同时最大限度地减少对更多检测道的资源使用.
科学领域:
- 数字电子数字电子数字电子
- 集成电路设计 集成电路设计
- FPGA 架构公司的架构.
背景情况:
- 在FPGA中对检测通道的需求不断增加,需要高效的时间到数字转换器 (TDC).
- 资源利用是基于FPGA的TDCs进化的关键因素.
- 在没有过度资源消耗的情况下优化TDC性能是一个关键的挑战.
研究的目的:
- 审查在FPGA中实施低资源TDC的主要方法.
- 概述基础架构和插值技术,以提高TDC性能.
- 批判性地评估各种低资源TDC方法的优点和局限性.
主要方法:
- 已建立的低资源TDC架构的审查:点击延迟线,维尼尔环振荡器和多相转移计数TDC.
- 研究新型架构,包括反灰色振荡器TDCs.
- 使用过程-电压-温度稳定的IODELAYs和SerDes的插值技术的分析.
主要成果:
- 详细评估每个方法的分辨率,精度,非线性和资源利用情况.
- 识别性能指标和资源需求之间的权衡.
- 提供现有低资源的TDC工程的全面汇总表.
结论:
- 对于FPGAs,有几个有效的低资源的TDC实现.
- 架构的选择取决于有关性能和资源限制的特定应用程序要求.
- 进步的重点是提高分辨率和稳定性,同时尽量减少FPGA资源足迹.


