可重新配置的神经形态系统的低延迟层次路由

科学领域:

• 计算机工程 计算机工程
• 人工智能的人工智能
• 硬件加速器 硬件加速器

背景情况:

• 尖端神经网络 (SNN) 模拟要求速度具有巨大的并行性,通常需要多个现场可编程网关数组 (FPGA).
• 在大型SNN模拟中,FPGA之间的通信面临瓶,导致数据丢失和延迟问题.
• 现有的线性芯片网络 (NoC) 架构可能会因多个连接而受到拥堵.

研究的目的:

• 为多FPGA SNN模拟提出和评估可扩展的,基于层次树的互连架构.
• 开发一种新的随机仲裁路由机制,以减轻通信瓶.
• 为了提高大型SNN模拟的整体延迟和性能.

主要方法:

• 为多FPGA系统实施了基于层次树的互连架构.
• 设计了一个路由架构,结合了随机仲裁机制,并考虑了第一入,第一出 (FIFO) 缓冲器.
• 收集用于延迟性能分析的测量数据.
• 将随机路由方案与传统的循环组合架构进行比较.

主要成果:

• 基于层次树的架构通过允许新分支而保持恒定的本地带宽来证明可扩展性.
• 随机仲裁机制有效地减少了FIFO拥堵瓶.
• 性能分析显示,与轮回仲裁相比,最坏情况下的延迟时间更低,整体性能更好.
• 拟议的设计可以提高大型SNN模拟的执行速度.

结论:

• 基于层次树的相互连接与随机仲裁是可扩展的多FPGA SNN模拟的有效解决方案.
• 这种方法显著减轻了通信瓶,从而减少了延迟和提高了性能.
• 这些发现为复杂神经网络模型的高效硬件加速提供了有希望的方向.